Klik
Rozwiazalem go w nastepujacy sposob:(pod linkiem rar z plikami .v)
klik
Niby robi to co bym chciał, mimo wszystko jestem w temacie Verilog/VHDL dopiero początkujący i prosiłbym
żeby ktoś rzucił okiem i powiedział mi gdzie mam błędy, co powinienem zrobić inaczej i takie tam ---------EDIT
Z wielką wdzięcznością Delvier
Udalo mi sie przeprowadzic synteze mam 147 warningow
.Prosze o pomoc w ich redukcji
!Dołączam reportaKlik