Aktyw Forum

Zarejestruj się na forum.ep.com.pl i zgłoś swój akces do Aktywu Forum. Jeśli jesteś już zarejestrowany wystarczy, że się zalogujesz.

Sprawdź punkty Zarejestruj się

VNC1L i interfejs FIFO

Dosinsky
-
-
Posty:3
Rejestracja:18 paź 2004, o 19:26
Lokalizacja:Koszalin
VNC1L i interfejs FIFO

Postautor: Dosinsky » 26 lis 2007, o 12:08

Witam,

Do tej pory komunikowałem się z układem wykorzystując interfejs UART (firmware VDAP). Po podłączeniu pamięci układ zwracał znak zachęty i dalsza komunikacja z układem przebiegała bez problemów. Po wybraniu interfejsu FIFO jako interfejsu komunikacyjnego, układ po dołączeniu pamięci nie wysyła znaku zachęty. Sądząc po stanach na liniach BDBUS5 i BDBUS6 (LED-y) scalak nie wykrywa faktu podłączenia pen-drive-a. Z ciekawości sprawdziłem jak sprawa wygląda po wyborze interfejsu SPI - efekt taki sam jak przy FIFO. Próbowałem wysyłać do układu komendę sprawdzenia obecności dysku ale niestety nie dostaję żadnej odpowiedzi. W dokumentacji również nie doszukałem się żadnych różnic w zachowaniu się układu przy stosowaniu interfejsu innego niż UART. Rozważyłem także możliwość wyjścia układu z trybu "Command Mode". Linia DATAREQ# jest podciągnięta do zasilania 3,3V przez rezystor 100k, więc nic takiego się nie dzieje (dla pewności podłączyłem nawet linię bezpośrednio do plusa zasilania). Czym może być spowodowana taka sytuacja?

Za wszystkie podpowiedzi bardzo dziękuję,
Dosinsky

P.S. Jeżeli dział Komputery, mikroprocesory i technika cyfrowa jest bardziej odpowiedni to proszę o przeniesienie tematu.

Dosinsky
-
-
Posty:3
Rejestracja:18 paź 2004, o 19:26
Lokalizacja:Koszalin

Postautor: Dosinsky » 27 lis 2007, o 12:58

Problem rozwiązany.

Korzystam z modułu VDIP1. Okazuje się, że w dokumentacji do modułu, którą posiadam od czasu jego zakupienia popełniono błąd. Informację o tym znalazłem na zagranicznym forum. W opisie wyprowadzeń zamieniono ze sobą linie WR i RD# (w dokumentacji obecnie dostępnej na stronie producenta błąd usunięto). Układ nie wysyłał znaku gotowości, gdyż na wejściu WR panował stan wysoki wymuszający odbiór danych przez układ.

Pozdrawiam
Dosinsky

Wróć do „PLD/FPGA i inne zagadnienia techniki cyfrowej”

Kto jest online

Użytkownicy przeglądający to forum: Obecnie na forum nie ma żadnego zarejestrowanego użytkownika i 1 gość