w '97 przesiadłem się na EP, ale ten koniec musiał kiedyś nastąpić

ja już zrezygnowałem w '90

Radioelektronik już znika!
Można o tym porzeczytać w zakładce "W NUMERZE" na www.radioelektronik.pl
...a wychował tyle pokoleń...

heja,
bez projektu trudno powiedzieć, ale sprawdź czy nazwa pliku VHDL, który jest Top-level, jest taka sama jak nazwa jego entity, powinny być. Również w części architecture...

pzdr.

heja, oboje macie rację: prowadzący i Ty. wyjście układu TTL trzeba traktowac jak układ analogowy (schemat do znalezienia w notach katalogowych 7400: 4 tranzystory, 4 oporniki i dioda). Twoja dioda swieci gdy mamy poziom wysoki na wyjściu bramki. Katologi podają, że w tym stanie maksymalny prąd wyjś...

wartości prądów mam takie same, gratuluję samodzielności!
zatem spadek napięcia na R2 jak i na R3 to 4 2/3 V.

pzdr.

podpowiedź: spadek na R2 czyli również na R3, mozna by zamienić je na jeden opornik o rezystancji wypadkowej połączenia równoległego R2 i R3... potem Thevenin, potencjały węzłowe albo prądy oczkowe... jednak najprosciej to myślę, że metoda potencjałów węzłowych bo będzie tylko jedno równanie, nawet ...

heja, check syntax działa, gorzej z kompilacją, dlatego zwlekałem... ale kod jest taki dla opisanego algorytmu: library IEEE; use IEEE.STD_LOGIC_1164.ALL; --use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; entity gener_komb is port( START: in std_logic; n_bin:...

na końcu piątego wiersza postaw średnik zamiast przecinka.
pzdr.

heja,
fajnie, teraz wiemy o co chodzi. no to pomyślmy...
jakie wartościa (zakres) mogą mieć zmienne n i k?
nie zgadza mi się coś w opisie algorytmu: w pętli while, w części if A(ind)<MAX then... występuje dwa razy to samo czyli s=A(ind)+1?
pozdr.

heja,
lepiej opisz na forum zasadę działania to coś się pokombinuje...
a multi source wzięło się stąd, że w jedną dziurę na raz nie wsadzisz więcej niż jednego ...tasa
pzdr.

heja, zatem ad. 1) powinno byc if((ster = 2)and(start='1'))then , ponieważ ster jest typu integer i dlatego nie piszemy w cudzysłowie! ad. 2) "signal ... has multi source" wynika to stąd, że dany sygnał jest sterowany (podstawiana jego wartość) z kilku miejsc RÓWNOLEGLE! w kodzie vhdla, jest to częs...

heja,
jest nowsze wydanie Zwolińskiego, pewnie sprzedający chce się pozbyć pierwszego wydania
pzdr.

heja,
zaprojektuj sumator: "A000"+"0A00"+"000A"
mnożenie przez 8 i 4 to, to samo co przesunięcie w lewo odpowienio o 3 i 2 bity.
pzdr.

heja, co do błędów to proponuję: ad. 1) powinno być ... (start='1') ... ad. 2) w nawiasie powinien być przecinek a nie średnik ad. 3) w złym miejscu jest begin po architecture, mianowicie wszelakie deklaracje typów, sygnałów, itp. zapisujemy po architecture a przed begin, zatem wystarczy zmienić mie...

dzięki, tego nie zauważyłem... zatem może taki układ: 2-wejściowy XOR do porównania każdej pary bitów, a do generacji "przeniesienia" bramka 2-wejsciowa OR. na jedno jej wejście dajemy wyjście XORa a na drugie wyjście ORa z komórki starszej. wyjście całego układu jak poprzednio. dowolna liczba jedyn...

3-wejściowa bramka XOR. dla najstarszych bitów na trzecie wejście bramki daj zero.
dla pozostałych bitów dane wyjście XORa dołącz do jednego z wejść XORa dla bitów "niższych". wyjściem układu jest wyjście XORa dla najmłodszych bitów.
jeśli info o równości ma być w stanie 1 to daj negację.

pzdr.

Taki łańcuch już przeszedł przez Polskę, a było to jak pamiętam chyba w 1986 roku. Lista wówczas była na kartkach papieru i sprzedawano owe kartki, nawet w TV były jakieś polemiki z naukowcami na temat gdzie leży zysk: najwiecej zarobi pierwszy emitujacy listę tak aby jak najwięcej osób ją kupiło i ...

heja,
Ja bym zobił bez przerzutnika T. Mianowicie szeregowo połączyć dwie bramki Schmitta (np. 7414 - zawiera sześć inwerterów Schmitta). Gdy na wejściu pierwszej bramki jest napięcie to na wyjściu drugiej bramki jest stan 1, a gdy "nie ma" napięcia to na wyjściu jest stan 0.
pzdr.

heja, Moim skromnym zdaniem układ iteracyjny to nazwa wynikająca ze sposobu projektowania. Mianowicie projektujemy jedną "komórkę" układu dla jednego bitu, natępnie dla danej liczby bitów w sygnale łaczymy odpowiednią liczbę zaprojektowanych komórek. Jest to samo jak dla sumatora: znany jest symator...

heja,
usuń "zegar" z procesu com bo proces ustal nie jest wykonywany sekwencyjnie jak pętla. pętla loop jest tylko zapisem a nie strukturą układu.