Znaleziono 1 wynik
- 19 cze 2007, o 10:34
- Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
- Temat: VHDL / Verilog - model behavioralny
- Odpowiedzi: 4
- Odsłony: 6084
Witam A ja mam problem z nie kompilującym się kodem w Verilogu czy moze ktoś zobaczyć co jest nie tak: Poprawiłem troszku kod i juz mam mniej błędów: module behavioral (NG, NSRCLR, NSRCKEN, SRCK, NSRLOAD, DS, SER0, SER1, RCK, Q, WYJSCIE,reg1); inout[7:0] Q; input NG,NSRCLR,NSRCKEN,SRCK,NSRLOAD,DS,SE...