Znaleziono 4 wyniki
- 11 maja 2005, o 15:13
- Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
- Temat: VHDL i proste zliczanie '1'
- Odpowiedzi: 9
- Odsłony: 6541
- 10 maja 2005, o 22:48
- Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
- Temat: VHDL i proste zliczanie '1'
- Odpowiedzi: 9
- Odsłony: 6541
A co w przypadku gdy mam dwa sygnaly S1 i S2 i osobno chce zliczac ich wystapienia, a potem zsumowac? Taki kod jest bledny: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity ew is port ( S1,S2: in std_logic; ao: out std_logic_vector (2 d...
- 10 maja 2005, o 21:16
- Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
- Temat: VHDL i proste zliczanie '1'
- Odpowiedzi: 9
- Odsłony: 6541
- 10 maja 2005, o 14:38
- Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
- Temat: VHDL i proste zliczanie '1'
- Odpowiedzi: 9
- Odsłony: 6541
VHDL i proste zliczanie '1'
Witam Mam jeden sygnal wejsciowy S1, ktorego ustawiam raz na '1' raz na '0' itd. Chce zliczyc ilosc wystapien '1' gdy je ustawie. Ale zliczanie typu: if S1='1' then A:=A+1; else A:=A; end if; NIE DZIALA S1 to: S1: in bit A to: variable A :integer range 0 to 5; Problem jest w tym ze nie zwieksza mi s...