Znaleziono 1 wynik
- 9 gru 2009, o 11:28
- Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
- Temat: Petla sprawdzajaca z limitem czasu w VHDL
- Odpowiedzi: 0
- Odsłony: 2879
Petla sprawdzajaca z limitem czasu w VHDL
Mam sobie sobie taki kod: process(WR) begin if(WR='1' AND WR'event) then . . . . . . . . . end if; end process; W miejscu kropek chciałem zaimplementować taka oto funkcjonalność jak na obrazku i nie wiem jak to zrobić http://img6.imageshack.us/img6/3630/clipboard02npg.th.png dodam ze chciałem w tym ...