Cześć, podeślij do mnie cały kod to na niego zerknę. Pierwsze co widzę to trzeba zastosować sygnał resetu który ustawi początkowe wartości. Dodatkowo potrzebne jest by w przypadku przekroczenia odpowiednich wartości ustawiana była odpowiednia następna. Podeślesz to Ci dopisze co trzeba i odeśle. Wid...

Witam, rozwiązanie jest proste, wystarczy użyć funkcji konkatenacji czyli: z <= a & s & d & f; w <= g & h & j & k; Dobra rada na przyszłość, nazwa modułu powinna mówić o tym co ten moduł ma robić, nazwa "główny" nic nie mówi. Ułatwi Ci to później orientowanie się w projekcie oraz innym osobą, gdy po...

No to pogratulować Kolega któremu ja pomagałem też dostał 4 nie zdążył przepisać 5 zadania

Darlington jak poszło na egzaminie, bo chyba pisaliśmy ten sam

Witam, rozumiem, że chodzi Ci o napisanie TestBencha który będzie generować wartości dla data w podanym zakresie? Jeśli tak to: library ieee; use ieee.std_logic_1164.all; use IEEE.STD_LOGIC_unsigned.all; entity koder_tb is end koder_tb; architecture sim of koder_tb is component koder is PORT( data :...

Witam, możesz ta drugą część zrobić w taki sposób: w entity dać x : in std_logic_vector(3 downto 0); y : out std_logic_vector(1 downto 0) następnie w architekturze: y(0) <= ( not x(4) or not x(2) or x(1)) and (x(3) or x(2)) and (x(4) or not x(1)); y(1) <= (x(4) and x(2) and x(1)) or ( not x(3) and n...

Witam,

odpowiedź przesłałem w wiadomości ze skrzynki.
Tak "case" załatwia użycie "if'a"
- moze być
W jakim programie to jest??

Pozdrawiam
Piotr Czak

Cześć, 1. to co jest po := stanowi wartość początkowa tej zmiennej i prawdopodobnie dlatego pojawiają się warningi. Moje pytanie po co takie coś robisz, co chciałbyś uzyskać. 2. tak wektor(0) to z7 3. Najlepiej nie używać stanów nieokreślonych. No chyba, że robisz jakiś specjalny dekoder np dekodera...

Cześć,

zacznijmy od tego byś podał w jakim programie to kompilujesz, jakies makro do kompilacji. Przed Errorem powinny byc tez jakies warningi, itp. Przydalo by sie wiecej informacji.

Pozdrawiam

Witam TestBench pisze się bardzo łatwo, załączyłem w poprzedniej odpowiedzi taki jaki jest Ci potrzebny. Co do równoległości szeregowości i innych dziwnych wyrazów to tak jak napisałem są to pojęcia względne. Chodzi o to, by cała tablica była zapisana przed kolejną operacją, co jest zrobione, ma sie...

Witam, TestBencha pisze się bardzo prosto, o to taki jak potrzebujesz: entity TestBench is generic( n_calk : integer :=6; k_calk : integer :=3 ); end TestBench; architecture Behavioral of TestBench is component generator_komb is generic( n_calk : integer :=6; k_calk : integer :=3 ); port( CLK : in s...

Witam, moja propozycja tego kodu: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity generator_komb is generic( n_calk : integer :=6; --max 15,jesli chce sie wiecej trzeba odpowiednio zwiekszyc zakres nowo zdefiniowanych w programie typow...

Cześć, no niby tak problem rozwiązany, ponieważ prowadzący nie czepiał się bardzo. Gdyby się czepiał. To co moge napisać ja: 1. Kod ewidentnie nie został przez Ciebie przesymulowany na symulatorze ponieważ info ktore sie pojawilo: INFO:Xst:1433 - Contents of array <A> may be accessed with an index t...

Cześć sprawa również bardzo prosta zamiast to dajemy downto obracamy zmienne dajemy exit i po sprawie, czyli dla przykładu: F1: for i 10 downto 0 loop A_temp(i) := s; exit F1 when (i < zmienna) end loop F1; Podaj mi jeszcze jak masz zadeklarowany sygnał A_temp, s i zmienna, ponieważ te "INFO" mówi o...

Hej, rozwiązanie proste zgodnie z podpowiedzią (piotr_go), jeśli chodzi oczywiście o pamięć programu, czyli pamięć która będzie tylko odczytywana przez pblaze. 1. Pamięć współdzielona pblaze_1 o magistrali adresowej 8 bitowej podpięty jest do portów "a" dual port ramu pblaze_2 o magistrali adresowej...

Cześć, sprawa wygląda w miarę prosto, należy dopisać zewnętrzny moduł kontrolera przerwań do którego zgłaszane będą przerwania przez podpięte do niego urządzenia. Jeżeli wystąpi przerwanie od jakiegoś urządzenia moduł ten ustawi odpowiednią wartość w wewnętrznym rejestrze, jednocześnie może zablokow...

Ceść, sprawa wygląda tak, jeśli mamy jakąś pętle to liczba jej powtórzeń musi być sprecyzowana konkretnie, ponieważ to nie jest zwykła pętla jak w c++ która się ileś razy wykonuje. Pętla for w układzie FPGA po jego zaprogramowaniu N razy rozmieszcza logikę (to co jest w pętli for) w układzie i nie m...

Cześć, przygodę z VHDL'em zaczynałem właśnie z tą książką, jest bardzo dobra i według mnie napisana bardzo przystępnym językiem. Polecam na początek równocześnie czytając książkę pisać ten kod i symulować. Oczywiście im dalej tym bardziej skomplikowane rzeczy, ale do przejścia. I tak najwięcej człow...

Cześć nie wiem czy to nie za późno na odpowiedź, którą może już znasz, ale jeśli nie to: we wszelkich procesach przypisanie zachodzi sekwencyjni czyli jedno po drugim, ważne jest natomiast kiedy takie przypisanie następuje do portu do signal a kiedy do variable. Do variable przypisanie następuje nat...

Hej

to znów ja, odpowiem Ci na to pytanie poprzez meila bo będzie prościej

Pozdrawiam
Piotrek